摩尔定律之后，“韬定律”成芯片新标准？ 图源：AIGC

作者／  IT时报  钱立富 孙妍

编辑／  钱立富 孙妍

本周，中国科技圈沸腾了。

5月25日，在2026年国际电路与系统研讨会上，华为公司董事、半导体业务部总裁何庭波正式发表“韬（τ）定律”。该定律的核心转变在于：以时间微缩替代几何微缩，通过逻辑折叠等创新技术，持续压缩信号传播时延，为芯片行业演进开辟全新路径。

过去六年，华为基于韬定律已成功设计并量产381款芯片。于2026年秋季面世的下一代麒麟芯片，将率先采用逻辑折叠技术，预计性能大幅提升。华为方面表示，到2031年，基于韬定律的高端芯片晶体管密度将达到等效1.4纳米制程的水平。

摩尔定律运行了60年，在日益逼近物理极限的今天，华为这条新定律究竟意味着什么？

快思慢想研究院院长、开源鸿蒙战略顾问田丰表示，这是半导体行业60年来第一次将“时间”而非“面积”立为全栈统一的优化目标，是从我国半导体资源特长与受限条件出发，采用系统工程学思维的科研突破方法。

北京邮电大学教授王立新则认为，韬定律的出现，意味着芯片行业的比拼标准变了，以前比谁的芯片纳米更小，以后比谁的信号耗时τ更短。“标准一变，未来的行业领跑者，可能就要换人了。”

两道“硬墙”挡住摩尔定律

要理解韬定律的价值，首先需要看清它所处的困境。

王立新将芯片比作一座大城市，晶体管如同一栋栋楼房，电子信号就是路上跑的车流。过去60年，全球芯片行业主要做一件事：把楼房挤得更密、道路修得更窄，靠缩短信号跑的距离来让芯片变快。这就是摩尔定律——大约每两年，在同样面积的芯片上，晶体管数量就能翻一倍。

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可如今，这条路越来越难走，已被两道“硬墙”拦住。

第一道是物理极限。晶体管的尺寸已逼近原子级别，即使费尽力气进一步缩小，性能提升也微乎其微。而且，随着尺寸缩小，电子会不受控制地“穿墙乱跑”，信号容易出错，芯片稳定性随之下降。

第二道是“成本爆炸”。“建一座3纳米芯片工厂，投资将近200亿美元，高端芯片设计成本也要数十亿美元。全世界能玩得起的企业寥寥无几，越往前研发，花钱换来的性能提升反而越少。”王立新说道。换言之，研发和采用新工艺的性价比正在降低，边际收益递减效应越发明显。

王立新的判断直白而犀利：运行了60年的芯片老规则已经转不动了，行业只能硬着头皮内卷，吃力不讨好。

用“时间”替代“面积”

正是在这样的困境中，韬定律给出了一个截然不同的方向：不再以“尺寸面积”作为芯片进步的核心指标，转而以“时间常数τ”作为全栈统一的优化目标。

在王立新看来，以前摩尔定律让芯片变快，靠的是缩小尺寸、缩短距离；但信号快慢还与路线规划、部件配合、数据传输方式有关。韬定律的核心逻辑是不靠死磕尺寸，而是靠优化系统来节省时间。

“系统优化”不是一句空话，而是从四个层次同时展开的结构性变革：底层零件优化，改良芯片基础部件，减少信号传输损耗；电路逻辑折叠，传统芯片线路是平铺的，信号总绕远路，逻辑折叠就是把线路“对折”，将单层平面改为双层布局，减少绕路和损耗；芯片全流程配合，根据实际使用场景精准分配计算与传输任务，从源头减少耗时；系统统一互联（灵衢总线），打通芯片、处理器、存储之间的连接壁垒，减少数据来回搬运的时间。

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田丰指出，韬定律的方法论价值超过具体技术本身。1974年提出的Dennard定律，曾让工艺工程师、电路设计师和系统架构师有了同一套对话语言。在他看来，韬定律的“野心”与此相同：τ_transistor、τ_circuit、τ_chip、τ_system（分别表示晶体管层、电路层、芯片层和系统层的时间常数）构成一个分层方程，每一层的工程师都在优化同一个量纲下的子目标。这种框架性贡献，其生命力将远超任何具体的工艺节点突破。

田丰还认为，摩尔定律的本质并非“晶体管越来越小”，而是“每一代产品让用户等待的时间变短了”。韬定律的一个真正突破，正是把此前隐含在摩尔定律背后的物理本质显式化：τ（时间常数）才是评价“芯片是否进步”的本体。同时，逻辑折叠把三维空间变成了新的优化自由度。

“很多人以为韬定律是要淘汰摩尔定律，其实恰恰相反。”王立新表示，韬定律不是推翻老规则，而是接过接力棒继续跑。韬定律延续的仍是“让芯片变快”的目标，只是换了一条更可持续的路径：一边优化现有工艺，一边升级架构设计，两条腿走路，不再让所有人挤在一条独木桥上。

等待用户检验效果

任何技术定律的最终检验标准，是它能否在产品端兑现为可感知的进步。田丰认为，在制程工艺受限的条件下，韬定律提供了一条持续兑现性能迭代的可行路径：手机用户会感受到频率和能效的改善，AI服务器将获得系统响应时延的百倍级压缩，汽车芯片则可在无需换代的情况下持续升级算力密度。

手机将在“性能饱和区”再次起跳。 何庭波在演讲中明确表示，2025年推出麒麟9030 Pro后，华为手机芯片在现有制程下已进入性能“饱和区”，单纯依靠制程内的电路优化已难以产生用户可感知的提升。逻辑折叠提供的是一次结构性的性能台阶跳跃。路线图显示，麒麟CPU性能核频率从2025年的2.75GHz跃升至2026年的3.1GHz，预计2029年突破4GHz。对消费者而言，这意味着在相同电池容量下，日常任务响应速度加快，同等性能下发热降低。

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在AI服务器领域，提升系统效率的关键在于让数据在芯片之间的传输时间更短。 统一总线将原本基于TCP/IP栈的数百微秒远程访问延迟压缩至约100纳秒，降幅约500倍。Hi-ONE光学引擎将SerDes有效传输距离从约100厘米压缩至5厘米，同时将机柜间互连距离从不足1米扩展至100米。对使用AI推理服务的用户而言，响应延迟的降低幅度将超过单纯提升GPU算力所能带来的改善。

汽车芯片对延迟的要求来自物理安全约束，而非用户体验偏好。在韬定律框架下，汽车芯片的优化将直接转化为可量化的安全裕量。华为381款量产芯片覆盖了汽车领域，这意味着该技术已在工程环境中验证，而非停留在实验室阶段。

成为全球行业新标准的挑战

一个值得深思的问题是：韬定律会不会像摩尔定律那样，成为全球半导体行业共同遵循的路线图？

田丰认为，韬定律具备成为“后摩尔时代”指导原则的实质条件，但能否成为全球行业定律取决于生态构建的速度。

从有利条件看，韬定律并非孤立冒险。英特尔、AMD都在推进类似逻辑折叠的技术，这说明该技术路径是整个行业在物理约束下独立收敛的必然选择。华为的贡献在于，最早将其系统化为方法论并在量产中完成验证。

但从摩尔定律成为行业定律的历史经验来看，需满足三个条件：第一，英特尔等芯片厂商有能力强制执行它；第二，SEMI等标准组织将其写入路线图；第三，EDA工具链以18个月为周期更新版本。当前，韬定律只满足了第一点，在EDA工具链和全球标准组织层面，仍需进一步的基础科研补充。何庭波发表的韬定律论文中坦承：“τ原生工具链、开放、多物理场、三维原生，是未来十年最重要的使能性投资。”这是诚实的，也是韬定律从“华为方法论”升格为“行业定律”最需要突破的瓶颈。

地缘政治因素同样关键。田丰指出，摩尔定律诞生于全球共享技术生态的时代，而韬定律诞生于芯片供应链分裂的2026年。即便英特尔、AMD在技术上走向同一路径，它们大概率会用各自的体系来描述路线图，而非采用“韬定律”这个框架。真正的问题不是技术对不对，而是谁的框架语言能成为行业标准语言。从这个角度看，何庭波选择在IEEE ISCAS学术场域发布、并以预印本论文同步公开，是争夺框架命名权的战略行动。

田丰表示，韬定律若要从“华为内部方法论”升格为“行业共识”，需要让EDA厂商、IP供应商、封装代工厂乃至标准组织都用这套语言重新描述各自的产品路线图。当前可行的路径是韬定律在中国本土生态中先行扩散，形成局部生态闭环，再通过IEEE标准体系向全球学术界和中立第三方国家的产业界渗透。正如何庭波所说：半导体的未来离不开开放合作，没有任何一家企业能独自解决所有问题。

摩尔定律用60年为数字世界奠定了基础，而韬定律试图回答下一个60年的核心命题：当“缩小”不再可行，“压缩时间”能否成为新的引擎？技术路径已经清晰，剩下的博弈，将发生在实验室、标准会议桌与全球供应链之间。

排版／  季嘉颖

图片／  华为  unsplash  pexels  AIGC

来源／《IT时报》公众号vittimes

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